3nm工艺尚未量产 三星与台积电的竞争已经趋于白热化

  【天极网企业频道】数十年来，半导体制程沿着摩尔定律持续向前发展，PC、手机等各类终端的性能持续提升。

  但随着近年来摩尔定律逐渐趋近极限，芯片制程提升带来的性能提升越来越小，同时先进制程的价格越来越昂贵，甚至价格涨幅已超过性能涨幅。而现在，3nm成为各个厂商竞相追逐的最新技术。

 

  此前，据中国台湾媒体报道，台积电3nm制程良率高达85%，但韩国媒体随后报道，预计台积电实际良率最高只有50%，而三星的3nm良率已达“完美水准”。对此，近日台湾媒体报道称，熟悉台积电制程的业者表示，台积电正式量产的3nm良率估计都至少在80%，远高于竞争对手三星。

  从不同媒体的报道可以看出，台积电与三星关于3nm制程的较量已经达到白热化。那么两方在3nm的准备工作到底做得如何呢？我们接着往下看。

  台积电3nm和它的节点们

  日前，台积电在IEDM上发表了两篇关于3nm的论文：“关键工艺特性可实现3nm CMOS及更高技术的激进接触栅极间距缩放”和“3nm CMOS FinFlex为移动SOC和高性能计算应用提供增强的能效和性能的平台技术”。

 

  根据台积电说法，对比N5工艺，N3功耗可降低约25-30%，性能可提升10-15%，晶体管密度提升约70%。但我们发现，N3工艺实际的表现不一定有这么好。

  其实，去年台积电正式推出其N3工艺时表示，与N5工艺相比，新节点的逻辑密度将提高1.6倍和1.7倍，但他们没有明说的是，与N5相比，新技术的HD SRAM密度几乎没有任何变化，这可能意味着采用新一代3nm工艺的CPU、GPU成本更高，终端产品也会更贵。

 

  除了N3外，台积电还推出了N3B节点，N3B具有45nm的CGP，与N5相比缩小了0.88倍。台积电还实施了自对准接触，从而可以更大程度地扩展CGP。我们将在以后的系列中详细介绍这一点以及其他DTCO缩放。台积电还展示了0.0199 μm2的6晶体管高密度 SRAM 位单元。这仅缩小了5%，这对于SRAM未来的扩展来说是个坏兆头。

  近年来，芯片设计人员严重依赖SRAM来提高性能。SRAM缩放的消亡带走了提高性能的一个重要杠杆，并将增加架构在提高功率和性能特征方面的重要性。

  虽然逻辑密度的增加无疑是有希望的，但低SRAM密度增益意味着SRAM-heavy设计可能会经历显着的成本增加，不过，N3B的良率和金属堆叠性能也很差，基于此，N3B不会成为台积电的主要节点。

  而对于N3E简单来说，N3E是N3B稍微“廉价”一些的版本，其目的是修复N3B的缺点，放在最终芯片上可以说相比性能更注重的是功耗控制方面。

  有趣的是，对于新的N3E节点，高密度SRAM位单元尺寸并没有缩小，依然是0.021m，这与N5节点的位单元大小完全相同。但大家需要了解的是，N3实装了SRAM缩放，其单元大小仅有0.0199m ，相比上一个版本缩小了5%。

  而N3E节点预计今年年中量产，AMD、Nvidia、Broadcom、Qualcomm、MediaTek、Marvell和许多其他公司最终将使用N3E作为其领先优势的节点。

  此后，台积电还会推出N3P节点，它将是N3E的后续节点，它将通过优化提供较小的性能和功率增益，同时保持IP兼容性。

  最后，N3S是最终公开的变体，据说是密度优化的节点，我们认为，N3S甚至可能实施背面供电网络来缓解金属堆叠问题，但这并没有得到证实。

  作为台积电最后一个FinFET技术，N3及其后续节点有机会成为该公司最成功的节点。但这并不是一件简单的事情，尤其是在面对众多技术问题需要解决的情况下，但台积电已经多次证明了自己的能力，尤其是在其生态系统方面。

  三星利用GAA技术吸引了更多客户吗？

  与台积电不同的是，三星并没有继续采用FinFET技术，而是采用了GAA(Gate-All-Around)架构晶体管技术，但这也造成了他们良率严重下滑。

 

 

  当然，三星也没有坐以待毙，此前业界称其已经联合IBM、Silicon Frontline Technology等公司合作，希望通过对方的静电放电预防技术，帮助其晶圆厂改进前端工艺和芯片性能，提高3nm成品率，最终为自家争取到部分高通骁龙8 Gen3的订单。

  这时候有人会问了，GAA技术导致良率下滑，为什么三星还要坚持用呢？因为GAA技术可以突破鳍式场效晶体管(FinFET)架构性能限制，能以更高效能及更小芯片尺寸来实现更佳的功耗表现。

  另外，3nm GAA技术采用了更宽通道的纳米芯片，与采用窄通道纳米线的技术相比能提供更高的性能和能耗比。3nm GAA技术上，三星能够调整纳米晶体管的通道宽度，优化功耗和性能，从而能够满足客户的多元需求。

  GAA的设计灵活性对设计技术协同优化(DTCO)非常有利，有助于实现更好的PPA优势。与三星5nm工艺相比，第一代3nm工艺可以使功耗降低45%，性能提升23%，芯片面积减少16%;而未来第二代3nm工艺则使功耗降低50%，性能提升30%，芯片面积减少35%。

 

  目前，已经有多个客户对三星3nm GAA工艺产生兴趣，用在未来的产品中，包括了英伟达(GPU)、高通(SoC)、IBM(CPU)和百度(云端服务器的AI芯片)，这些公司过去都和三星有合作。

  据了解，三星希望能够尽快得到3nm芯片订单，毕竟研发先进的半导体技术所需要的成本非常高，如果没有稳定的收入，很难回收开发成本。

  不过，有消息称，上述芯片设计公司即便有意向采用三星3nm工艺也不会马上生产，大量交付的时间最早也要等到2024年初。

  虽然3nm的进展还处于初期，但我们发现一些公司正在减少对于台积电的依赖，选择与台积电与三星共同合作，以寻求在芯片制造商面前有更多话语权。

  写在最后

  虽然三星比台积电更早一步踏入3nm制程工艺，但三星在过去几年的竞争中受到生产线良率的阻碍，三星研发的3nm制程是否能逆转劣势发展局势，也未可知。更何况台积电已经计划在2025年实现2nm的量产。

 

  看到两家巨头企业在芯片制造方面的竞争，也想到我国半导体行业的发展。其实，在半导体的牌桌上，中国大陆的中芯国际等一批优秀公司也在崛起，大陆与台湾、韩国当年最大的区别是外部环境的变化。我们何时能自产极紫光刻机我是不知道的，但目前有晶圆生产能力、封测能力的头部公司不容小觑。你看不上人家干的低端，但这正是国内半导体行业的务实选择，先赚到钱再逐步向上游渗透提升技术。